Clock時(shí)鐘電路PCB設(shè)計(jì)布局布線要求
    發(fā)布者:yangxing1  發(fā)布時(shí)間:2023-11-16 16:30:10  訪問(wèn)次數(shù):139

    時(shí)鐘電路就是作為計(jì)時(shí)功能準(zhǔn)確運(yùn)動(dòng)的振蕩電路,任何工作都是依照時(shí)間順序,那么產(chǎn)生這個(gè)時(shí)間的電路就是時(shí)鐘電路,時(shí)鐘電路一般是由晶體振蕩器/諧振器、控制芯片/RTC芯片以及匹配電容組成。


    如圖1所示

    如圖1


    針對(duì)時(shí)鐘電路PCB設(shè)計(jì)有以下注意事項(xiàng):


    1、晶體電路布局需要優(yōu)先考慮,布局整體緊湊,布局時(shí)應(yīng)與芯片在同一層并盡量靠近放置,以避免打過(guò)孔,晶體走線盡可能的短,遠(yuǎn)離干擾源,盡量遠(yuǎn)離板邊緣;


    2、如果出現(xiàn)晶體電路在布局過(guò)程中與芯片放置在不同層的情況,應(yīng)盡可能的讓靠近芯片,讓走線變短,并需要將晶體走線全程進(jìn)行包地處理,以避免被干擾;


    3、晶體以及時(shí)鐘信號(hào)走線需要全程包地處理,包地線每隔200-300mil至少添加一個(gè)GND過(guò)孔,并且必須保證鄰層的地參考面完整,如圖2所示;


    4、晶體的當(dāng)前層可圍繞其進(jìn)行GND走線形成地環(huán),在地環(huán)放置GND過(guò)孔,連接到相鄰的GND平面層,用以隔離噪聲;


    如圖2所示

    如圖2


    5、時(shí)鐘走線Xin與Xout以及晶體下方投影區(qū)域禁止任何走線,避免噪聲耦合進(jìn)入時(shí)鐘電路;


    6、晶體下面相鄰層必須保證完整的參考平面,避免出現(xiàn)跨分割現(xiàn)象,有助于隔離噪聲,保持晶體輸出。


    如下圖3所示



    如圖3

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